教学课程资源库 更多>>

关键词： 数字化读出电路   大面阵   低功耗  

摘要： 红外光是不可见光,但可根据其特定的效应,由探测器采集后经电路转化成像,红外探测器就是专门用于探测红外光的器件。红外探测器分成制冷型和非制冷型两种,非制冷型红外探测器不需要制冷设备降温,重量和体积都较小、便于携带、能适应复杂的工作环境,在日常和工业生产中都拥有着广泛的应用,随着市场的需求变化,目前非制冷型红外探测器正朝着更大的分辨率、更高的性能、更轻的重量和更低的功耗等多个方向发展。 非制冷红外探测器由传感器和读出电路(ROIC,Readout Integrated Circuit)组成,读出电路是数模混合电路,由数字系统和模拟电路共同搭建。随着探测器分辨率越来越大,传感器的阵列规模随之增加,大面阵设计将直接导致电路规模和数据量的增大:同工艺下,电路规模增大将使得芯片面积增大,芯片面积增大后模数电路交互信号的时序将很难满足,需要对传统模拟电路搭建的AD(Analog-to-digital Converter)信号转化模块使用数字化设计处理解决,这是大面阵设计的第一个难点;同时,由面阵增大引起的新增数据,需要使用更高频的时钟处理,时钟频率升高将造成芯片动态功耗变大,对于小型便携式产品,实现低功耗设计是大面阵设计的第二个难点,本文研究的重心是数字系统低功耗设计和AD模块数字化设计两部分。为实现大面阵红外探测器,本文围绕上述目标做了以下的工作内容: 1.针对数字系统时钟树功耗高的问题,对芯片各模块的时钟进行门控处理,最终门控时钟方案将芯片整体功耗从277.3mW降低到205.8mW,降低了26%的芯片功耗; 2.针对数字系统输入模块功耗高的问题,提出的寄存器门控时钟OOC(Onchip Offset Calibration)方案将芯片整体功耗从205.8mW降低到175.2mW,降低了15%芯片功耗; 3.针对模数电路数据交互时序难满足的问题,提出了同步翻转信号门控时钟AD方案实现了大面阵设计下对大量异步信号稳定触发接收的设计需求; 4.针对数字系统输出模块功耗高的问题,对算法进行了优化,减少了一万多门寄存器,最终算法优化减少的功耗与寄存器门控时钟的OOC模块功耗基本相等,不包含算法模块优化,芯片整体功耗降低了37%。 本论文设计的探测器面阵规模为1280×1024,数字系统功耗为175.2mW。

关键词： 集成电路制造   厂房建设   进度风险管理  

摘要： 集成电路制造厂房建设项目具有技术复杂性、投资巨大、时效性强等特点,由于集成电路制造技术更新迅速,因此对建设项目进度管理要求极高,若无法按计划建成投产,则面临着生产工艺落后而遭到淘汰的风险。因此,研究集成电路制造厂房建设项目进度风险相关问题并采取针对性的风险控制对策是非常必要的。 DL项目作为某国际知名企业投资建设的集成电路制造厂房建设项目,在项目建造方式、管理模式等方面具有一定的代表性。通过对DL项目建设过程中的进度风险识别、估计、评价、控制等方面进行研究,提出集成电路制造厂房建设项目进度风险针对性控制措施,不仅有助于DL项目进度目标顺利实现,也可丰富该领域研究案例。 本研究首先分析了选题背景、研究意义、国内外研究动态等;其次阐述了工程项目进度风险管理相关理论;再次通过对DL项目进度风险管理目标、内容以及进度计划编制、跟踪、控制进行分析,应用文献研究法、专家调查法识别出DL项目可能面临的进度风险;然后应用层次分析法、模糊综合评价法对识别出的进度管理风险进行评价并建立进度风险控制措施体系;最后得出虽然集成电路制造厂房建设项目进度风险数量多、风险较高,但通过采取有效管控方法、配备足够管理人员、及时对进度管理风险进行识别、估计、评价并制订控制措施,可使项目进度风险可控并顺利实现项目进度目标的结论,同时也指出了本研究的不足之处和未来展望。

关键词： 研发补贴   集成电路企业   研发投入   激励效应  

摘要： 二十大报告指出加快实施创新驱动发展战略,加快发展数字经济,促进和实体经济的深度融合,当前数字经济已成为新的发展动力。而集成电路产业作为数字经济的基石,是全球竞争的核心领域和未来发展的方向之一。 鉴于集成电路企业研发活动的高成本、高风险以及外部性,企业研发活动的收益小于研发成本,不利于集成电路企业提高研发积极性。研发补贴等政策已成为促进产业创新的重要手段,但也有研究认为,“有限理性”带来的“政府一刀切”政策及其所导致的政企之间的信息不对称,严重限制了政策的有效性。因此,如何有效利用政府研发补贴政策鼓励企业进行研发投入,是值得关注的重要现实问题。 基于此,本文首先借鉴外部性理论和信号理论等,分析了研发补贴的作用机制。其次,当前正值第三次重心迁移的重要机遇期,而我国在集成电路全球产业链中贡献最多市场份额,占据较少价值量,且在价值量占比最高、技术水平要求最高的的设计和设备环节较美日韩等国家和地区差距较大,故更需要政府研发补贴等产业政策的引导进行持续的高强度研发投入。接着梳理总结我国集成电路产业和研发补贴政策现状与问题,再进行实证分析,即选取沪深两市2017-2022年半导体产业中上市公司作为研究样本,运用实证分析等方法,研究研发补贴政策对不同企业的研发投入的激励效应,此外还分析了产权属性和企业规模对企业研发投入的联合调节效应。 研究结果表明:政府研发补贴能促进集成电路企业加大研发经费投入和人力资本投资,但激励效应有限,这是因为盈利能力、资本密集度等因素也在调节企业研发投入,同时民营及大型企业对政府研发补贴政策有更优的反馈机制。最后,根据国际经验和实证分析结果提出建议,如规范研发补贴政策、优化补贴支出结构、加强监管及后续跟进等。

关键词： MEMS   压力传感器   接口电路   线性化  

摘要： 硅微谐振式压力传感器是一种利用微机电系统(MEMS)工艺制造的通过检测谐振器频率的变化来敏感压力大小的微惯性器件,与传统的石英振梁压力传感器相比具有体积小、功耗低、可靠性高、成本低等优点。飞行器等对于大气压力检测要求压力传感器具有高精度和高环境适应性,谐振式压力传感器是高精度大气压力检测的主要结构。 本文针对高精度和高环境适应性MEMS谐振式压力传感器应用,开展谐振式传感器闭环接口电路的设计与研究,针对谐振敏感元件和接口电路构成的机电闭环反馈系统分析难点,建立了闭环系统的线性化模型,实现了对建立时间、稳定时间、带宽等主要参数的分析优化;针对MEMS谐振式压力敏感元件的寄生电容对闭环驱动环路起振等方面的负面影响,采用线性化方法分析了寄生环路的影响,提出了解决寄生电容引起电学振荡的思路和方法。使用了一种自动增益控制-比例积分(AGC-PI)结构的闭环驱动电路结构,实现对谐振敏感元件的稳定驱动。针对MEMS输出信号微弱,高精度检测的低噪声模拟前端需求,设计了一款低等效输入电流噪声的模拟前端跨阻放大器。 本文基于0.18μm BCD工艺设计了接口电路芯片,完成了版图设计与流片测试。测试表明,该芯片实现了0.47pA/√Hz@100kHz的等效输入电流噪声和1.6MHz的-3dB带宽,电源电压5V,稳态工作电流75m A,芯片面积为922μm×1481μm。该芯片实现了对一款静电驱动和电容检测的MEMS谐振式压力敏感元件闭环驱动,敏感元件的谐振频率约100kHz,Q值约10000,压力传感灵敏度约49.4Hz/kPa,启动-稳定时间70ms,室温下振荡频率的偏置稳定性为0.04Hz,可在-55至85摄氏度以及4至5.5V的电源电压的环境下均可正常工作,实现了更高的环境适应性。

关键词： 三维IC集成   互连键合   微互连点   金属间化合物   晶体取向  

摘要： 微电子产品的高功能和微小化需要三维IC集成互连点高密度,致使互连点尺度快速缩减,使其面临熔融坍塌-电迁移失效-互连点性能各异等可靠性难题。本课题研究纳米晶Ni及(110)Ni对界面Ni3Sn4的影响及表征其性能,提出纳米晶Ni/(10μm)Sn/(110)Ni和(110)Ni/(10μm)Sn/(110)Ni微互连点;通过固-液互扩散键合,制备微观组织可控的Ni3Sn4微互连点,解决上述难题。研究键合中界面Ni3Sn4微观组织结构演变,阐明组织可控Ni3Sn4互连点的形成机制。研究结果如下: (1)在反应4min后,纳米晶Ni界面Ni3Sn4晶粒为不规则的针棒状和回形标状,呈随机的晶体取向,而(110)Ni界面Ni3Sn4晶粒为规则的棱柱状,展现一致的晶体取向,具有定向生长特征,通过计算代表形核功的失配度阐明该生长机制;纳米Ni界面Ni3Sn4具有更快的生长速率,这与其易溶解、界面的大量晶界及Ni3Sn4针棒状形貌有关。界面Ni3Sn4晶粒均具有很好的强度和弹性模量,但纳米Ni界面Ni3Sn4晶粒的数值离散,单晶Ni界面Ni3Sn4晶粒具更好的导电性。 (2)在固-液互扩散(SLID)键合中(110)Ni/Sn/(110)Ni界面Ni3Sn4表现出对称性生长,随键合时间增加,界面Ni3Sn4纵向生长呈现先快速而后逐渐缓慢的生长趋势,其横向生长出现粗化与合并现象,最终上下两侧长大的规则晶粒通过合并实现微观组织可控的Ni3 Sn4微互连点制备,其取向为{110}Ni//{115}Ni3Sn4,<110>Ni//<281>Ni3Sn4,键合时间约为41min,生长动力学表明为晶界扩散控制。其规则形貌和一致的晶体取向在反应中均保持不变。 (3)在温度梯度固-液互扩散(TG-SLID)键合反应中界面Ni3Sn4具有突出的非均匀化生长特征,表现为冷端厚而热端薄,生长动力学表明冷热两端Ni3Sn4分别为反应速率及晶界扩散控制;在热端Ni3Sn4形貌始终为随机朝向的细小针棒状而冷端NbSn4为快速长大的规则棱柱状,最终长大的棱柱状晶粒通过合并异侧微小晶粒和粗化实现组织可控Ni3 Sn4微互连点制备,取向同为{110}Ni//{115}Ni3Sn4,<110>Ni//<281>Ni3Sn4,键合时间(约7.5min)比SLID快近6倍。结合扩散动力学、晶粒合并的液态通道及曲率驱动晶粒长大的理论,阐明该互连点的快速化形成机制。且此微互连点表现出优异的电学和力学性能。

关键词： 28nm体硅   抗辐射加固   脉冲窄化技术   标准单元库   测试电路  

摘要： 随着信息社会的不断发展,越来越多的高性能集成电路被应用在了能源、医疗、高能物理、航空和航天等辐射环境中。在一些辐射环境中,集成电路需要进行特别的抗辐射加固设计,才能使其可靠运行。特征尺寸的不断缩小,使得CMOS集成电路对单粒子辐射效应的敏感性增强,特别是在28nm及以下的技术节点,单粒子效应所引发的电荷共享效应逐渐成为电路失效的主要原因。在此背景下,本文针对28nm体硅CMOS数字集成电路的抗辐射加固技术进行了深入的探讨和建库设计,从而让加固的数字单元能应用于数字集成电路设计流程中。 本文首先介绍了辐射环境与半导体在辐射环境下发生的不同类型效应,并阐述了这些辐射效应对集成电路性能的潜在影响。接着从不同角度结合实例描述了现今前沿加固技术的思想,分析并得出纳米级电路加固技术的发展趋势是从电路和版图这两个角度相结合进行加固。 在对28nm体硅CMOS数字单元加固中,在对加固技术思想的总结归纳和现实工作的基础上,确定加固方法,分别是利用脉冲窄化技术对时序逻辑单元进行加固,和使用复制上下拉网络的方法对组合逻辑进行加固。其中首先对脉冲窄化技术进行介绍,并重点介绍了脉冲窄化技术中的LEAP(Layout Design through Error-Aware Transistor Positioning)布局版图技术。设计了适用于LEAP版图布局的LEAP-DICE电路结构,并使用该结构进行模块化设计时序逻辑单元。在组合逻辑单元的加固中,采用复制上下拉网络,利用电路敏感节点受单粒子辐射时产生的恢复电流来削减单粒子脉冲的幅度和宽度。 为了使加固单元能应用于数字集成电路的设计流程中,对加固后的单元进行了单元库的建立。其中利用先进时序信息模型CCSM(Composite Current Source Model,CCSM)来描述单元时序信息,利用CCI流程提取单元寄生参数网表。为了验证单元库和加固的正确性,针对性地设计了验证方案。对于单元库而言,将其利用在自主开发的RISC-V核数字集成电路设计流程中,在逻辑综合和布局布线后验证了单元库的正确性。对于加固单元而言,设计了验证不同辐射效应的测试电路,并基于测试电路设计了基于FPGA的测试系统用于辐射效应自动化测试。

关键词： 量子比特映射   量子电路重写   量子电路优化   量子电路编译  

摘要： 近年来,随着量子计算机相比于传统计算机在某些问题上展现出指数级的加速能力,量子计算吸引了越来越多的关注。这些潜力和应用前景正在成为科学界和工业界关注的焦点,许多研究机构都积极投入到量子计算的研发中。量子算法作为体现量子计算优越性的重要途径,一般依赖量子电路描述。然而,量子算法设计时通常不考虑物理实现,其常包含各种抽象的高级量子门和量子电路。量子电路的实现依赖根据量子芯片进行特定的量子电路编译。超导量子芯片的设计趋势是采用稀疏架构,具有低耦合、低串扰和易扩展的性质。因此,不同量子芯片架构上量子电路的编译研究对于实现高效的量子算法至关重要。 本文主要针对量子电路编译问题展开研究,即量子门分解、量子比特映射和量子电路重写与优化。量子电路编译过程中的主要目的是在满足逻辑和物理约束的基础上,能尽量提高编译生成的量子电路的质量。具体工作包含三个方面: ·基于禁忌搜索的量子比特映射算法。本文提出了一个高效的方式处理量子比特映射问题,称为基于禁忌搜索的调整算法(TSA)。其包含两个关键的步骤:首先使用子图同构和映射补全算法来生成初始映射,然后基于禁忌搜索的思想动态修改映射。实验表明相比于已有工作,使用TSA的初始映射算法,量子比特映射调整过程插入的量子操作更少。扩展到53个量子比特的芯片架构Sycamore上,TSA相比于已有工作在插入量子门数量上平均降低了3%,时间降低了17倍。 ·稀疏架构上的量子比特映射算法。针对稀疏架构上的量子比特映射问题,本文提出了一个基于数学规划的量子比特映射方法(QBIP)。首先,根据目标架构的稀疏性质将量子电路切片并构建初始映射。然后将量子比特映射问题的约束和目标函数编码为数学规划问题。除此之外,本工作考虑数学规划问题的规模,使用其他技术包括路径变量和同构剪枝来减少搜索空间。相比于公认的启发式算法SABRE和最新的基于约束求解的算法SATMAP,QBIP在保真度和插入量子门数量评价指标上均有优势。例如,在Sydney架构上,QBIP生成量子电路的保真度平均比SABRE和SATMAP分别提高了53.9%和46.8%。 ·基于模式匹配的量子电路重写框架。本文提出了一个基于模式匹配的量子电路重写框架(QRewriting),该框架可用于量子门分解、量子电路重写、以及量子电路优化。QRewriting使用一种新的量子电路表示方式,在该表示上,能更容易识别量子电路中非连续出现但可规约的模式电路。然后,本文将量子电路上的模式匹配问题转换为查找不同的子序列问题,并且提出了一种多项式时间的基于动态规划的模式匹配算法和替换算法。另外,本文开发了一个为基础优化和重写而设计的规则库并应用于重写算术电路和实现Tofoli门的电路。在BIGD基准电路集上,与量子电路优化框架Pa F比较,QRewriting在生成量子电路的深度和插入量子门指标上分别降低了26.5%和17.4%。综上,本文以研究量子电路编译问题为核心,对量子比特映射、稀疏架构上的量子比特映射和量子电路的重写问题有了清晰的研究结果。研究结果与已有工作对比展现了方法的有效性,对未来的量子电路编译领域的探索有启发意义。

关键词： 忆阻器   三稳态   电子突触   Spice模型   神经网络电路  

摘要： 在科技不断发展进步的今天,传统的基于冯·诺依曼架构的数据储存和计算分离的计算机架构已经不能满足人们对数据处理速度的要求,“冯·诺依曼瓶颈”、“存储墙”等问题越来越突出。忆阻器以其存算一体、纳米级尺寸和低功耗等特性成为解决上述问题的有力候选者,特别地,由于忆阻器具有许多类似生物突触的特性,因此被广泛应用于人工神经网络中。但目前忆阻器的阻变机制尚未完全清晰和统一,对忆阻器复合电路和神经网络电路的仿真研究还相对较少。因此本文从忆阻器的实物制备和电路仿真两方面展开研究,研究内容和结论整理如下: （1）首先,在价态转变机制忆阻器中研究了多阻态和双阻态的切换行为。使用磁控溅射设备在常温和氧气含量分别为13%、16%和20%时制备出三种非化学计量比的Ta Ox薄膜,使用阻抗分析仪研究了Ta Ox薄膜的介电性能,并使用SEM、AFM、XRD和XPS等表征方法对薄膜进行了研究比较,证明了薄膜中包含大量氧空位。接着将制备温度设置为400℃,按照相同的工艺制备出了价态转变机制的Ta/Ta Ox/ITO结构忆阻器,在氧气含量为13%时制备出来的忆阻器中发现了三稳态现象,包含一个高阻态和两个低阻态,同时具有较低的置位电压和复位电压（-1.1 V,-2.1 V,-1 V和3.3 V）,当在制备过程中增加氧气含量以降低Ta Ox薄膜中的氧空位浓度时,忆阻器的伏安特性从三稳态变为双稳态,即只包含两个稳定阻态。阻态的变化是由于Ta Ox薄膜中钽元素的价态变化引起的,同时对三稳态和双稳态现象的微观机制进行了详细分析。 （2）接着,设计并制备了电化学金属化机制实物忆阻器来研究和模拟生物突触的性能,其中上电极为活性金属银（Ag）,Ta2O5-x作为阻变层,Al Oy作为阻挡层,N型重掺杂硅片(N++-Si)作为下电极,系统研究了单阻变层,单阻挡层,多阻挡层结构忆阻器的阻变性能。最后筛选出了模拟性较好,循环重复性较高,开关比为10～3量级的Ag/Al Oy/Ta2O5-x/Al Oy/Ta2O5-x/Al Oy/N++-Si结构忆阻器用作电子突触,并成功测试出了正向突触权重调节、反向突触权重调节、对脉冲增强可塑性、长期增强过程和长期抑制过程等电子突触性能。 （3）最后,通过LTspice设计出了一种实用三层神经网络电路并进行了验证。在惠普忆阻器模型的基础上,结合Ag/Al Oy/Ta2O5-x/Al Oy/Ta2O5-x/Al Oy/N++-Si结构忆阻器的性能,建立了FD忆阻器的Spice模型,研究了输入信号对单忆阻器性能的影响,并对忆阻器的复合电路,包括同向串联和并联、反向串联和并联电路的性能进行了详细研究,在此基础上设计出了忆阻突触电路,该突触电路可以实现“+”,“0”和“-”的突触权重,且具有较好的线性度,并进一步设计出了忆阻神经元电路和神经网络电路,具体分析了电路的工作原理,且通过实验仿真验证了设计的电路的正确性。 综上所述,本文设计并制备出了价态转变机制和电化学金属化机制两种实物忆阻器,研究了它们的阻变行为和生物突触性能,并且通过建立忆阻器Spice模型,设计出了一种神经网络电路。这些工作为人工电子突触和神经网络的硬件实现和产业化应用提供一种新的思路和策略。