关键词：
纳米集成电路
可靠性
静电防护
互补金属氧化物半导体
可控硅整流器
摘要：
随着全球半导体制造技术沿着“摩尔定律”的不断推进,集成电路（Integrated Circuit,IC）芯片内部元器件的特征尺寸不断缩小至纳米量级。这将使芯片内部电路的规模更大、集成度更高、电路元器件耐压性变差。导致芯片更容易面临静电放电（Electrostatic Discharge,ESD）事件的损伤,严重恶化集成电路产品的可靠性,从而使产品的迭代速率降低。此外,随着通信技术的高速发展,纳米集成电路芯片在低功耗、高速接口的应用需求扩大,这对芯片的ESD防护设计提出了新的困难和挑战。因此,集成电路芯片的ESD防护技术已经成为半导体行业不可或缺的研究热点。同时,对于芯片ESD防护设计所面临的新技术需求,也需要进行不断地探索和创新。
基于上述,本文对纳米集成电路芯片的静电防护展开研究,主要针对纳米级互补金属氧化物半导体（Complementary Metal-Oxide-Semiconductor,CMOS）工艺开展ESD防护工作所面临的挑战展开论述并提供解决方案。首先,系统性地阐述了纳米级CMOS工艺ESD防护工程所面临的（Charged Device Model,CDM）放电效应更显著、防护器件鲁棒性降低、高速接口对于器件低寄生电容特性的需求、以及ESD设计窗口变窄等问题;之后,针对业内迫切关注的几种ESD防护需求进行了深入地研究,并提出解决方案,主要针对纳米集成电路工艺的低触发电压,低寄生电容,双向ESD防护高压应用和先进工艺高压ESD防护器件的电学特性进行了研究和优化工作。本文所解决的主要问题和创新总结如下:
（1）针对先进在中的低压电路进行ESD防护设计,要求ESD防护模块具有足够高的单位面积防护能力,快的导通速度,优越的电压钳制能力,低的瞬态过冲电压以及合适的准静态触发特性。为了解决上述问题,本文在40nm CMOS工艺中首先提出一种优化型的二极管串电流触发的可控硅整流器（Diode-Triggered Silicon-Controlled Rectifier,DTSCR）。通过深N阱引入到辅助触发的路径二极管中,使器件的触发电压降低了约42%,开启速度提升了约50%;其次,为了进一步实现低触发电压、高单位面积利用率的ESD防护需求,本文还提了一种三级触发的SCR结构,通过在器件外部增加串联金属氧化物半导体场效应管（Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET）的电压触发模块,该结构的辅助触发单元比DTSCR的触发单元的总面积小4倍,但却可以实现相似的触发特性。上述两种新型SCR结构相比传统的ESD防护器件,都更加适用于先进工艺的ESD防护工程。
（2）针对纳米集成电路工艺高速接口的ESD保护器件进行相关研究和设计。为了使ESD防护器件满足低寄生电容和低触发电压特性,基于40nm工艺,本文在传统低电压触发可控硅（Low-Voltage Triggered SCR,LVTSCR）结构的基础上进行相关优化工作,提出了一种依靠三极管共基极击穿BVCEO触发的新型FBNTSCR结构,通过将SCR寄生三极管的基区浮空,该结构相比于传统LVTSCR器件,寄生电容值降低了约60%,准静态触发电压降低了约41%,瞬态开启速度提升了27%,更适用于纳米集成电路工艺中低电压、高速接口的ESD防护应用。
（3）对于先进纳米工艺的5V高压端口,ESD的防护同样面临挑战。一方面,需要将ESD防护器件的维持电压提升至端口工作电压之上;另一方面,还需保证器件的触发电压足够低。为了满足上述需求,本文基于40nm工艺提出一种栅极控制分流的LVTSCR（Gate Controlled LVTSCR,GC-LVTSCR）结构,通过在传统LVTSCR结构中嵌入一条电流分流路径来降低SCR的电流增益,在保留LVTSCR原有的低触发电压特性的同时,对器件的维持电压根据器件栅极电位的不同分别提升了38%和45%。此外,本文还针对28nm以下特征尺寸CMOS工艺的高压ESD防护,提出了一种PMOS晶体管分流的新型EP-LVTSCR结构,降低了栅极氧化层被静电直接击穿的风险。上述两种器件与传统LVTSCR器件相比,都满足低触发电压特性的同时,实现了维持电压的大幅度提升,更适用于先进工艺高压端口的ESD防护。
（4）此外,随着国产新能源汽车的发展,车载芯片的产品需求不断扩大。目前产品利用率最高的180nm CMOS工艺,常常需要用到8V-12V电压传输端口,对于此类端口的ESD防护,ESD防护器件需满足一定电压钳位能力的同时,还要实现足够高的维持电压。为了满足该ESD防护需求,本文提出了一种表面分流的双向改进型SCR（Bidirectional Surface-path Branched S
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