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关键词： SerDes   异构协议   自适应均衡   SS-LMS   锁相环   DSP  

摘要： 为满足异构协议互连系统中多标准兼容需求，本文提出一种面向多协议互连的SerDes电路结构。该电路由8个通道Lane和时钟模块组成，通过QPLL和LanePLL协同的时钟电路结构实现多频点、低抖动的时钟生成，并支持多协议下的多通道绑定。发送端采用基于DAC的双路半速率PAM4信号生成，结合补偿电路和均衡电路结构确保数据传输的可靠性。接收端通过前递均衡模块与基于SS-LMS算法的均衡电路实现全自适应均衡系统。测试结果表明，所设计的SerDes电路支持NRZ和PAM4两种传输模式，在53.125 Gbps速率下，发送端随机抖动为15.1mUI，最大功耗11.18mW/Gbps，最大插损补偿达38dB。此外，发送端眼图与接收端抖动容限及误码率均能满足PCIe、Ethernet、RapidIO和FC协议规范标准要求。

关键词： 阵列式模数转换器   比较器   失调校准   积分器   低面积  

摘要： 在存算一体（Computing-in-Memory， CIM）系统中，模数转换器（Analog-to-Digital Converter， ADC）具有阵列式的特点。然而器件的失配会导致ADC中的比较器产生失调，该失调引起矩阵运算的误差，严重影响CIM系统的性能。传统的失调校准方法多是针对单个比较器的校准，由于校准电路面积开销大，校准电路逻辑复杂而难以进行阵列式应用。针对上述问题，本文提出了一种面向存内计算的低面积比较器失调校准电路。采用6-bit的数模转换器（Digital-to-Analog Converter，DAC）产生全局校准电压，并用一个全差分形式的积分器对该电压信号进行积分，基于二分搜索算法快速搜索每个比较器所需的校准电压，实现失调电压的精细调整。基于55 nm CMOS工艺的设计仿真结果表明，在输入时钟20 MHz条件下，比较器的失调电压的从14.7 mV（3.3σ）降低为1.03mV（3.3σ），单个具有校准功能的比较器版图面积为434 μm2。对比传统校准方法，所提出的校准方法共用校准信号发生电路，每个比较器只需要增加积分器，摒弃了复杂的校准逻辑电路，减小了校准电路导致的面积开销，适用于比较器阵列的校准。

关键词： 混联型子谱线   混联等效电路   峰值点   拟合度  

摘要： 针对混联等效电路模型基于智能优化算法的参数辨识结果不唯一和精度欠佳等问题，构建去极化电流二次微分时域谱线，分析其子谱线特性及其与对应极化支路参数的内在联系，利用解谱法分解各个子谱线，并根据子谱线参数进一步辨识混联等效电路参数，最后通过实例验证该方法的可靠性。研究结果表明：基于混联等效电路模型的时域谱线解谱法能够有效且准确地判定各个子谱线参数，以及混联型极化支路和串联型极化支路的极化支路数、极化支路参数等信息；基于解谱法的混联等效电路参数辨识过程简单，辨识结果准确且唯一，避免了传统参数优化过程中的随机性和多解性问题。采用该文微分解谱法所对应的拟合度最低为0.96，平均为0.97，比传统法平均提升0.10。

关键词： 分路不良   改进型25Hz相敏轨道电路   分路残压   微电子接收器   电码化设备   电容  

摘要： 针对现场常用的适配器型25Hz相敏轨道电路预叠加通用二线制电码化设备，存在分路残压过高，分路残压曲线波动等问题，提出了一种改进型25Hz相敏轨道电路预叠加通用四线制电码化的解决方法。通过分析发现，25Hz相敏轨道电路分路不良的原因在于部分器材内部电容的充放电过程。为此，引入改进型扼流变压器替换现有设备，更换送电端限流电阻器；同时采用BG1-140/25或BG2-130/25型轨道变压器，更换电感电容盒、匹配盒等电码化器材，解决分路不良问题。通过理论计算和在不同天气环境下的现场测试试验，采用的改进型电路均能满足在不同天气环境下正常工作，经在广州局、沈阳局、北京局和济南局等集团公司试用，未发现分路不良问题，该方法值得推广应用。

关键词： 超临界二氧化碳   湍流   印刷电路板式换热器   传热   数值分析  

摘要： 根据新型矩形印刷电路板式换热器（RM-PCHE）的试样建立了数学模型，通过数值模拟对RM-PCHE内超临界CO2的耦合传热特性展开了研究。通过实验数据验证了数值模型的可靠性，换热量的最大相对误差为11.2%，模拟结果可靠。数值分析结果表明，在低温回热器的典型工况下，超临界CO2的传热性能由比热和热导率共同影响，在热侧，由于热导率近似恒定，超临界CO2的传热性能主要由比热主导。与湍流强度相比，超临界CO2的热物理性质是影响其传热性能的更主要因素，这导致RM-PCHE冷侧超临界CO2的传热系数总是大于热侧。基于模拟数据，综合考虑物性变化和湍流强度对传热的影响，建立了修正的超临界CO2传热关联式，在模拟工况下，热侧关联式的最大偏差为2.3%，冷侧关联式的最大偏差为6.8%。

关键词： 印刷电路板   YOLOv5s   聚类算法   特征提取   特征融合  

摘要： 针对印刷电路板(PCB）存在的缺陷目标较小不易被识别、误检率高以及模型尺寸较大不易部署等问题，提出基于改进YOLOv5s的缺陷检测方法.该方法使用基于密度分层聚类的K-means (HDBK-means)算法，重新聚类得到更适合PCB缺陷特点的锚框.使用经空间与通道重建卷积(SCConv)改进的重参数化非线性跨阶段部分高效层聚合网络(RepNCSPELAN)替换YOLOv5s主干中的特征提取模块，在保证精度的前提下，大大提高了模型推理速度.通过引入重参数化细节增强广义特征金字塔网络(RDEGFPN)进行特征融合，提升模型对于各个尺度缺陷目标的识别能力，减少计算资源消耗.使用动态上采样（DySample）对特征融合网络进行二次创新，形成广义动态特征融合金字塔网络(GDFPN)，提高模型的轻量级与高效性，使得模型更容易部署.在公共PCB数据集上进行的对比实验表明，该算法将平均精度均值（mAP）提高了3.8%，将精度提高了2.9%，模型大小减少了26.9%，模型的检测速度达到138.1帧/s.将模型部署到RK3568平台上进行检测，满足了实时检测与嵌入式设备部署的要求.

关键词： 集成电路   电子特气   制造工艺技术   电子材料   化学气相沉积   原子层沉积  

摘要： 随着半导体技术的持续发展与突破，针对集成电路和电子特气的研究工作日益深入且成果丰硕，有力推动了半导体制造工艺的创新发展。然而，在集成电路技术节点的演进历程中，缺陷率和集成度是制约其信息传输能力提升的两大关键因素，前者受电子特气的质量、低/高介电常数材料影响，后者则与光刻技术、刻蚀技术、晶体管、封装工艺等集成化水平紧密关联。本综述以集成电路工艺节点演进脉络为主线，首先介绍了不同技术节点集成电路的演进历程，并对集成电路在埃米时代的技术突破进行展望；其次基于集成电路的基底制造环节和芯片封装环节，简要介绍了应用于10nm节点以下的3D封装技术，随后详细阐述了随着制程向3nm及以下节点迈进，电子特气纯度逐渐逼近物理极限，亟需电子特气与工艺技术的深度融合，并从电子特气在制造环节的应用角度进行了探讨；最后简要介绍了90nm节点下低/高介电常数材料及应用，并对未来电子特气和集成电路的发展提出了相关建议，旨在为我国电子特气和集成电路行业的未来发展提供有益借鉴与参考，助力行业实现更高质量的发展。

关键词： 轨道电路   传输特性   四端网络   传输衰耗   补偿电容   分布电容   集总电容  

摘要： 通过研究ZPW-2000A型轨道电路的传输衰耗，建立轨道电路的四端网络模型，分析其固有阻抗，并计算固有功率衰减，提出为改善轨道电路的传输特性，采用补偿电容减少固有功率衰减的方法。分别采用分布电容补偿方式和集总电容补偿方式，通过数学计算和仿真试验，得到最佳补偿电容、最小传输衰耗的数学计算值和仿真试验值，并与没有设置补偿电容的场景进行比较，结果表明：2种补偿电容设置方式均能有效减少轨道电路的传输衰耗，且集总电容补偿方式现场实施更为便利。本文提出的补偿电容设置方式、补偿电容和补偿间距计算方法，对轨道电路的理论数学计算和现场设计施工均有借鉴意义。

关键词： CMOS图像传感器   超大面阵   高速读出   列并行   负电容电路  

摘要： 针对超大面阵CMOS图像传感器列总线建立时间过长的问题，本文提出了一种高速列总线信号读出方法.该方法基于负电容技术，将负电容电路集成到列级读出电路中，抵消列总线寄生电容对列总线信号建立时间的负面影响.同时，基于动态环路稳定性调节技术，平衡了读出速度与环路稳定性的设计矛盾.本文基于55 nm 1P4M CMOS工艺对提出的高速列总线读出方法完成了详细电路设计和全面仿真验证.在像素尺寸10μm×10μm，尾电流为5μA，列总线输出电压摆幅为1.2 V的设计条件下，列总线信号上升建立时间从1.721μs减少至1.204μs，降低了30.04%.列总线信号下降建立时间从5.78μs降低至2.816μs，降低了51.28%.此外，行固定模式噪声从1.3%降低到0.01%.在1.6 W的功耗下，本文设计的大面阵CMOS图像传感器的帧率和动态范围分别达到了27帧每秒和85 dB，为大面阵高速低功耗CMOS图像传感器的设计提供了一定的理论支撑.