关键词:
CNFET
三值逻辑单元电路
平均转换延迟时间
摘要:
随着半导体工艺的持续演进,集成电路中器件的集成度和功耗密度呈现指数级增长,当前制造技术已逼近传统硅基CMOS器件的物理极限,使得摩尔定律所描述的工艺进步趋势面临严峻挑战。与此同时,以人工智能为代表的高性能计算应用对计算能力的需求呈现爆发式增长,且增长势头未见减缓迹象。为满足智能时代对算力的迫切需求,突破现有计算系统的性能瓶颈,亟需通过开发基于纳米级新型器件的创新计算架构,在提升计算密度和能源效率方面实现突破,这已成为当前信息技术领域最具战略意义的研究方向之一。相比二值逻辑而言,三值逻辑具有更多的逻辑状态,因而基于三值逻辑的电路具有面积小、利用率高、传输效率高和安全性强等优点。本文的主要研究内容是基于碳纳米管场效应晶体管(CNFET)的三值逻辑电路设计,主要包括下面几个方面:
(1)基于三值逆变器以及与非门和或非门,提出了对一种三值逻辑完备集电路的设计搭建,其中包括三种单变量逻辑电路,LTL-BH()电路,GTL-BH()电路和EQL-BH()电路以及两种双变量逻辑电路,与门和或门电路,使用HSPICE仿真软件对设计的三值逻辑完备集电路进行计算机仿真验证分析,证明其功能的有效性,形成三值逻辑单元电路的完备库。
(2)提出了基于CNFET器件的三值逻辑组合电路设计。首先提出了一种三值XOR门的搭建方案,从二值异或门的公式出发进行设计,最后该方案使用四个与非门来进行搭建,通过HSPICE仿真验证了所设计的三值XOR门的正确性;然后提出了一种三值D锁存器电路的设计方案以及提出了一种三值双输入一位乘法器的设计方案,同样利用HSPICE仿真软件验证了这两个电路功能的有效性。
(3)提出了减小CNFET的物理信道长度Lg和源/漏极长度Ls和Ld的方法来降低电路平均转换延迟时间的方法,各电路相较于优化前的平均转换延迟时间有了超过50%的降低。其中,降幅最小的三值双输入一位乘法器电路的平均转换延迟时间降低了55.15%,降幅最大的NAND电路的平均转换延迟时间降低了74.48%,有效证明了该降低平均转换延迟时间方法的可行性。