关键词:
规范化设计方法
组合逻辑电路
时序逻辑电路
I/O接口电路
串行级联卷积码编码器
量子元胞自动机
摘要:
随着集成电路制造工艺水平的不断提高,CMOS器件的特征尺寸不断减小,因此芯片的集成度得到大幅度的提升。特征尺寸的持续性减小也给电路带来一系列不可避免的问题,如互连线的寄生效应、高功耗、以及较大的漏电流等。在纳米尺寸量级下,CMOS器件的量子力学效应也越来越明显,很难再通过量子力学修正的方法准确地描述MOS管的电流-电压方程。基于新型纳米技术的运算模式和信息传递方式,如量子元胞自动机(Quantum-dot cellular automata,QCA)、碳纳米管(Carbon nanotube,CNT)等纳米技术,均为CMOS集成技术提供了一定的替代方案。在这些新兴的纳米技术中,QCA因具有超高的运算速度和集成度以及超低的功耗等特点,极有可能取代CMOS技术。因此,自QCA提出至今,不仅基础理论得到了深入研究,而且也得到了一定的实验验证。
在QCA技术中,元胞是最基本的构成单元,择多门、反相器、传输线等基本门器件构成了QCA集成电路技术的器件库。由QCA器件库构成的系统无可避免地会产生交叉的信号线,虽然异面交叉结构和共面交叉结构的引入可以解决这方面的问题,但是会导致具有相同功能的电路结构差异较大,难以评估相应电路的性能。另一方面,不同的器件库模型也会使电路系统具有不同的性能指标。本文针对QCA领域所缺少的规范化设计方法进行研究,首先总结归纳现有的一些设计方法并加以拓展,再以组合逻辑电路、时序逻辑电路、I/O接口电路和串行级联卷积码编码器为研究对象,说明规范化设计方法在不同电路中的具体应用。主要研究内容和创新点如下:
第一,以QCA器件库为研究对象,通过仿真,确定每个逻辑器件的规范化结构,并总结在电路应用中的一些重要问题。
第二,以加法器为研究对象,说明QCA组合逻辑电路的规范化设计。加法器是数字电路的核心,针对加法器的研究较为广泛,取得的成果也较多。由于QCA加法器的结构各异,本文从三种主流的全加器架构入手,通过稳定性和成本函数两个方面的分析,找到性能最佳的全加器。继而根据该架构,提出一种新型的QCA逻辑门,并设计了规范化的QCA共面全加器。基于该全加器,本文又设计了规范化的多位串行进位加法器。
第三,以触发器为研究对象,说明QCA时序逻辑电路的规范化设计。本文提出一种新的双边沿触发结构,并分析了该触发结构的稳定性和成本函数。采用规范化设计方法实现QCA双边沿触发结构、双边沿触发JK触发器和双边沿触发D触发器。
第四,以I/O接口为研究对象,说明QCA接口电路的规范化设计。传统I/O接口电路的每个引脚含有两个三态缓冲器,而QCA元胞仅含有两种极化方式,分别与二进制的0和1对应,所以三态缓冲器难以直接通过QCA技术实现。针对这种问题,本文提出一种基于QCA技术的I/O接口电路,以三输入数据缓冲器代替三态缓冲器,解决了内部总线和外部总线信号交换的问题。
第五,以串行级联卷积码编码器为研究对象,说明QCA级联编码器的规范化设计。串行连接的外部编码器、交织器和内部编码器构成了串行级联卷积码编码器的三个主要模块。串行级联卷积码编码器的结构简单且错误平层现象非常不明显,通过选择合适的内外编码器、交织器以及译码算法能够达到很好的译码性能。本文以(7,4,1)BCH码编码器说明外部编码器在QCA领域的设计方法;采用QCA技术的四相位时钟方案设计了串-并和并-串转换器,并以这两种转换器设计了QCA伪随机交织器;以(2,1,2)卷积码编码器说明内部编码器在QCA领域中的设计方法。文中的各个电路单元和串行级联卷积码编码器均采用规范化设计方法实现。
本文设计的电路,均使用QCADesigner仿真软件验证其功能的正确性,性能指标和功耗分析验证了本文设计的电路的优势。